Chiplet 異質整合製程高速攝影檢測：混合鍵合、RDL 對位與封裝可靠度完整指南

隨著摩爾定律逼近物理極限，半導體業界正迎來一場封裝革命。Chiplet 異質整合（Heterogeneous Integration）打破了「一顆晶片做到底」的傳統思維，改以多個功能晶粒（Die）透過先進封裝技術整合於同一封裝體，在效能、功耗、良率和成本之間找到最優解。然而，這種突破性的架構帶來了全新的製程挑戰，尤其在鍵合對位精度、多晶片翹曲控制與可靠度驗證等環節，都需要毫秒乃至微秒級的動態量測能力。高速攝影機正是填補這一量測空白的關鍵工具。

一、什麼是 Chiplet 異質整合

傳統的 Monolithic（單晶片）架構將所有功能——CPU 核心、記憶體控制器、I/O 電路——整合在同一片矽晶圓上，製程節點愈先進、晶片面積愈大，良率指數級下降的問題便愈顯著。舉例來說，一顆 800 mm² 大晶片在先進製程下的良率可能僅剩 40%，而拆分成四顆 200 mm² 的 Chiplet 後，總良率可提升至 80% 以上。

Chiplet 異質整合的核心概念是：讓最適合的製程節點製造最適合的功能晶粒，再透過高密度互連封裝技術將其合為一體。以 AMD Zen 系列處理器為例，CPU 核心採用最先進的 5nm 製程，而 I/O 晶粒則維持在 12nm 以降低成本；兩者透過矽中介層（Silicon Interposer）整合，效能不打折扣，晶片成本卻大幅降低。

三大主流 Chiplet 封裝技術比較

台積電 SoIC 於 2021 年首次實現量產，被應用於 Apple M1 Ultra——這顆晶片實際上是兩顆 M1 Max 晶粒透過 SoIC Chip-on-Wafer（CoW）技術緊密結合，Die-to-Die 頻寬高達 2.5 TB/s，卻無需任何外部互連。Intel EMIB 則以嵌入式矽橋的方式提供局部高密度互連，實測 Die-to-Die 頻寬可達 35 Tbps/mm²，適合異質晶粒的靈活配置。

二、Chiplet 封裝的三大製程挑戰

Chiplet 異質整合在帶來架構優勢的同時，也衍生出三個傳統封裝從未遭遇的嚴峻挑戰，每一項都直接影響晶片的電性性能與可靠度。

挑戰一：Hybrid Bonding 鍵合面積 ＜1 μm pitch

混合鍵合（Hybrid Bonding）是 Chiplet 封裝密度突破的核心技術。傳統焊錫凸塊（Solder Bump）的 pitch 約為 100–150 μm，而 Hybrid Bonding 直接以銅對銅（Cu-Cu）直接接合方式，將 pitch 縮小至 <1 μm，互連密度提升了 10,000 倍以上。這種接合方式不需要焊錫中介層，電阻更低、熱阻更小，但也帶來了嚴苛的製程要求：

• 接合面粗糙度需控制在 0.5 nm Ra 以下，否則 Cu-Cu 接合面將出現空洞（Void）。
• 溫度梯度在熱壓合（Thermal Compression Bonding）過程中，銅焊墊的熱膨脹係數差異（ΔCTE）會在接合介面產生瞬間剪切力，可能導致脫層（Delamination）。
• 鍵合壓力動態曲線直接決定接合品質，過高的壓力速率會造成晶粒碎裂，壓力不足則產生接合失效。

傳統靜態量測方法（如 SEM、TEM）只能在接合後進行截面分析，無法記錄接合過程中的動態應力演變。高速攝影機可在 2,000–10,000 fps 下捕捉熱壓合的完整時序，配合 Digital Image Correlation（DIC）技術，可即時量測接合面的位移場與應變場，為製程工程師提供無損的全場動態數據。

挑戰二：RDL 重佈線層對位精度 ±1–2 μm

重佈線層（Redistribution Layer，RDL）是 Fan-Out 封裝（FOWLP）和 2.5D/3D 封裝的核心介電互連結構，負責將晶粒 I/O 重新路由並擴展至封裝層級的焊點。在先進封裝中，RDL 層數可高達 5–8 層，每層的對位精度要求 ±1–2 μm，遠超傳統 PCB 製程的 ±25 μm 能力。

RDL 對位失效的主要來源包括：

• 模封翹曲（Mold Warpage）：EMC（Epoxy Molding Compound）固化收縮時，不同材料 CTE 差異導致整體翹曲，下層 RDL 的基準點偏移。
• 熱循環誘發位移：在 Reflow 升溫過程中，基板與 RDL 的熱膨脹差異導致瞬間對位偏差，超過解析度限制後無法修復。
• 薄膜殘留應力：介電層（PI 或 PBO）沉積後的殘留應力在後續製程中持續釋放，造成累積偏移。

挑戰三：多晶片翹曲疊加效應

單顆晶片的翹曲量通常可被設備夾具補償，但 Chiplet 封裝中多個晶粒的翹曲方向和幅度各異，在疊加效應下，整體封裝體的翹曲量可能超過 200 μm，遠超傳統 SMT 組裝的容許範圍（<100 μm）。更關鍵的是，翹曲是一個溫度依賴的動態過程——在 260°C 無鉛回流焊的升溫、峰溫和冷卻三個階段，翹曲形貌持續變化，最大翹曲量往往發生在製程進行中而非最終狀態。

三、高速攝影機的四大應用場景

針對上述三大製程挑戰，高速攝影機提供了四個具體的應用場景，可在不破壞樣品的前提下獲取毫秒至微秒尺度的動態資訊。

場景一：Hybrid Bonding 鍵合壓力動態量測（2,000–10,000 fps）

在熱壓合設備（TCB Bonder）中，高速攝影機可架設於壓頭側面，以 2,000–10,000 fps 記錄壓頭接觸晶粒表面的完整過程。結合機台的壓力感測器時序訊號，可建立「壓力-時間-形變」三維動態關係圖，識別以下關鍵事件：

• 壓頭首次接觸晶粒表面的精確時刻（接觸判定誤差 <0.5 ms）
• 晶粒側面 Cu 焊墊開始塑性變形的起始壓力（典型值 50–80 MPa）
• 異常高壓事件（可能導致晶粒碎裂的衝擊波傳遞過程）
• 脫離時的「彈回（Springback）」量——影響接合高度一致性的關鍵指標

搭配 AOS Technologies 的高速攝影系統（典型機種：AOS Q-PRI，最高 10,000 fps @ Full HD），可在不改變製程條件的前提下完成全場量測，量測結果直接回饋至 TCB 設備的製程配方調整。

場景二：RDL 對位失效追蹤（5,000 fps）

在 Fan-Out Wafer 或 Panel Level Packaging 的 RDL 光微影製程中，高速攝影機可監控以下兩個關鍵動態：

曝光對位補償驗證：步進曝光機（Stepper）在每次曝光前執行對位，但對位後到曝光前的短暫時間內，若有振動或熱漂移，對位品質將下降。以 5,000 fps 拍攝對位標記在曝光前的動態漂移，可量化「對位-曝光延遲時間」內的位移量。

Reflow 過程中的 RDL 動態偏移：在 Bump Reflow 升溫至 260°C 的過程中，以紅外光照明搭配高速攝影，記錄 RDL 基板上 Fiducial Mark 的動態位移，可建立翹曲-溫度-時間三維對應關係，為封裝設計的 CTE 補償計算提供實測基礎。典型需求：500–5,000 fps，空間解析度 1 μm/pixel。

場景三：熱壓合翹曲時序量測（500–2,000 fps）

封裝翹曲量測是先進封裝製程 SPC（Statistical Process Control）的核心指標之一。傳統 Moire 干涉或 Shadow Moiré 只能做靜態全場量測，無法捕捉翹曲的動態演化過程。

高速攝影機搭配結構光投影（Structured Light Projection），可在以下製程節點實現動態翹曲 3D 重建：

• 模封固化（175°C → 室溫，降溫速率 2–5°C/s）：以 500–2,000 fps 拍攝封裝體全程翹曲演化，識別翹曲量最大的臨界溫度點（典型為 120–140°C）。
• PCB 板級 SMT Reflow：捕捉 BGA 封裝在 Reflow 爐內的即時翹曲，確保在焊錫固化瞬間（liquidus → solidus）翹曲量不超過焊球高度的 20%，避免 Head-in-Pillow（HiP）缺陷。
• 可靠度加速老化（JEDEC JESD22-A104 Thermal Cycling）：記錄每個冷熱循環中翹曲量的衰退趨勢，比靜態量測早 30–50 個循環預測失效。

場景四：跌落可靠度測試（高速衝擊記錄）

JEDEC JESD22-B111 規範要求消費性電子封裝通過 1.5 m 高度跌落、1,500 G 衝擊加速度的可靠度驗證。在跌落測試過程中，以 10,000–100,000 fps 拍攝封裝體在衝擊瞬間的應力波傳遞，可精確識別：

• 焊點開裂的起始位置（通常為封裝角落的 Daisy Chain 焊點）
• 開裂起始時刻（衝擊後 0.1–2 ms 內）
• 裂紋擴展速度（典型 50–500 m/s）
• 在多顆 Chiplet 整合封裝中，各晶粒間的相對位移（Die-to-Die Relative Displacement，影響鍵合介面可靠度）

此場景中，DITECT HAS 系列（最高 1,000,000 fps）或 Mega Speed MS90K（最高 90,000 fps）均能滿足需求，配合 DIC 軟體可直接輸出應變場，比傳統應變計分析效率提升 10 倍以上。

四、台灣 Chiplet 封裝供應鏈生態系

台灣是全球 Chiplet 異質整合技術的核心供應鏈樞紐，從晶圓代工、先進封裝到基板製造，形成完整的垂直整合生態。

台積電（TSMC）— SoIC 技術領導者

台積電的 SoIC（System on Integrated Chips）技術分為兩種實作方式：

• SoIC-X（Chip on Wafer，CoW）：晶粒直接與晶圓鍵合，適用於 <1 μm pitch 的 Hybrid Bonding，是目前密度最高的整合方案。2021 年在 Apple M1 Ultra 首次量產驗證。
• SoIC-P（Chip on Wafer on Substrate，CoWoS）：搭配 CoWoS 矽中介層，提供 2.5D 整合方案，廣泛應用於 HBM 記憶體與 GPU 整合（如 NVIDIA H100、A100）。

台積電 2025 年 SoIC 產能已超過月產 50,000 片，預計 2026 年隨 N2 製程放量，SoIC Hybrid Bonding 良率目標提升至 99.5% 以上。

日月光（ASE）— FOCoS 與 SiP 量產主力

日月光的 FOCoS（Fan-Out Chip on Substrate）是 Chiplet 整合封裝的主流方案之一，已實現 8 層 RDL 的量產能力，RDL 對位精度達 ±1.5 μm。在 HPC（High Performance Computing）市場，日月光 FOCoS 已成為多家國際 IC 設計公司的首選封裝方案，2025 年 FOCoS 相關訂單年增幅超過 80%。

力成科技（PTI）— 3D 封裝與 SiP 整合

力成科技在高頻寬記憶體（HBM）的 3D Die Stacking 封裝具備完整能力，其 Fine Pitch Through Silicon Via（TSV）製程的對位精度達 ±1 μm，是 HBM3E 堆疊的關鍵量測指標。力成核心廠房位於新竹湖口工業區（聯繫：03-598-0300），是東部封測廠中 TSV 製程良率最高的業者之一。

南茂科技、矽品精密（SPIL）

南茂專注於 Fan-Out Panel Level Packaging（FOPLP），以大面板取代圓形晶圓來提升材料利用率，對 RDL 對位與翹曲控制的需求尤為嚴苛。矽品精密則以 Flip-Chip 和 3D IC 整合服務為主，在 JEDEC 可靠度測試標準執行上具有豐富量產驗證經驗。

五、高速攝影機設備選型指南

根據 Chiplet 封裝各應用場景的需求，以下提供東茂儀器代理品牌的設備對應選型建議。選型的核心考量為：幀率（fps）、空間解析度（pixel/mm）、同步觸發能力（External Trigger）以及搭配的影像分析軟體。

場景與設備對照表

購買決策關鍵指標

在選型時，除了幀率與解析度，以下三項指標往往決定投資報酬率：

1. 觸發同步精度：與 TCB Bonder 或 Reflow 爐的外部訊號同步，要求觸發延遲 <1 μs，確保捕捉到製程關鍵時刻。
2. 內建 Ring Buffer（機上 DRAM）：Chiplet 製程時間較長（熱壓合完整週期 10–30 分鐘），需要大容量機上緩存（建議 ≥100 GB），以確保關鍵事件發生後才觸發儲存，避免大量無效影像佔用儲存空間。
3. 影像分析軟體整合：建議選擇支援 DIC（Digital Image Correlation）和 PIV（Particle Image Velocimetry）演算法的機種，可直接輸出位移場、應變場與速度場，大幅縮短資料分析時間。AOS 的 Imaging Studio 軟體在業界具有高度整合性，支援 TCP/IP 遠端控制與批次分析。

結語

Chiplet 異質整合正在重新定義半導體封裝的技術邊界。從台積電 SoIC 的 <1 μm Hybrid Bonding，到日月光 FOCoS 的 8 層 RDL 精密對位，每一個製程節點都需要比過去更精確、更即時的動態量測能力。高速攝影機不僅是記錄工具，更是製程優化、失效分析與可靠度驗證的核心量測平台。

東茂儀器科技代理 AOS、DITECT、Mega Speed 與 SSZN 四大品牌高速攝影機，提供從 500 fps 至 1,000,000 fps 的完整產品矩陣，涵蓋 Chiplet 封裝製程的所有動態量測需求。我們的應用工程師具備半導體封裝製程背景，可協助客戶規劃最適合的量測方案，並提供到廠免費試拍服務。

作者：陳聖鑫 Alex Chen

東茂儀器科技有限公司｜業務窗口

10 年高速攝影機產業經驗，代理 AOS Technologies（瑞士）、SinceVision SSZN（中國）、DITECT（日本）、Mega Speed（加拿大）四大品牌，服務台灣半導體、汽車測試、學術研究客戶。

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